众所周知，新能源汽车主驱逆变器对碳化硅芯片的可靠性要求非常高，为确保逆变器在整个使用寿命期间功能正常，通常碳化硅芯片产品在出厂前均需进行老化测试，以筛选掉可靠性异常的SiC MOSFET芯片。

但是如何高效、低成本而准备地筛选异常SiC芯片一直是产业界的难题。

近日，理想汽车在第37届ISPSD会议上发表了题为《Analysis on BVDSS Outlier Chips and Screening Technology for 1.2 kV Automotive SiC MOSFETs》（1200V汽车级碳化硅MOSFET芯片击穿电压异常芯片的分析与筛选技术研究）的论文。

该论文表示，SiC外延层中的非致命缺陷会导致SiC MOSFET出现击穿电压异常（BVDSS），最终导致主驱逆变器出现老化测试失效。而理想汽车通过将UIS测试融入到KGD测试中，成功将碳化硅模块的HTRB老化失效率降低了近一个数量级。

据理想汽车透露，他们是基于30万颗自研SiC芯片的测试数据，最终在击穿电压异常芯片中找出了这类缺陷芯片。

理想汽车团队的论文是从一台逆变器测试故障开始的。他们发现该逆变器之所以出现故障是因为内部装配了1颗BVDSS异常SiC MOSFET芯片和35颗块正常SiC MOSFET芯片。

故障分析表明，BVDSS异常芯片唯一的烧伤痕迹位于SiC MOSFET的有源区，根据参数表对比，明显发现BVDSS异常芯片的击穿电压和导通电阻都略低于正常芯片。

那么是什么因素会导致SiC MOSFET的击穿电压和导通电阻出现异常呢？理想汽车团队认为，通常，SiC MOSFET的BVDSS由外延漂移区的厚度w和漂移区的掺杂浓度Nd决定。在1200kV SiC MOSFET外延层中，当掺杂浓度固定时，BVDSS随着漂移区厚度的增加而增大。反之，对于固定厚度的漂移区，BVDSS随掺杂浓度的降低而增大。

而SiC MOSFET器件的导通电阻是由沟道、JFET、外延层和衬底等电阻共同构成，导通电阻Ron,sp的变化也与随漂移区的厚度和掺杂浓度有关系。

而在理想汽车的SiC MOSFET自主研发过程中，已确定SiC MOSFET的BVDSS异常与外延层中的非致命缺陷相关，其中最常见的是凹坑。

那他们是怎么发现的呢？该论文有着详细的论证过程，请往下看。

首先，理想汽车采用了自主研发的SiC MOSFET芯片进行测试。该主驱逆变器专用1.2 kV平面SiC MOSFET是在6英寸SiC晶圆厂制造完成，采用六边形元胞设计，芯片尺寸约为5 mm x 5 mm。

据分析，通过正六边形元胞设计替代传统条形元胞，并优化电子通道分布，SiC MOSFET的电流能力提升了15%并增强可靠性。但六边形元胞SiC的缺点是开关损耗会增加，而且生产工艺与以往通用化的工业SiC的不同。

理想汽车SiC MOSFET结构

然后，该团队通过非钳位电感开关测试（UIS）来评估SiC MOSFET的雪崩耐受性。根据晶圆级电性测试结果的进一步分析发现，下图蓝色范围内的芯片大多分布在晶圆边缘，这些芯片的电参数离散性主要归因于外延和制造工艺引起的晶圆边缘差异。

而红色虚线以下的芯片的导通电阻Rps,on呈正态分布，但击穿电压BVDSS异常低，但仍在规格范围内，理想汽车将这些芯片被称为BVDSS异常芯片。

SiC MOSFET的晶圆级电性测试和I-V特性图

通过进一步对比关断I-V特性，该团队发现BVDSS异常芯片的漏源漏电流(IDSS)会随着漏源电压(Vs)的增加而增大，并优先达到击穿拐点。此外，这些BVDSS异常芯片的电性能与主驱逆变器中故障芯片的电性能一致。

因此，该团队全面研究BVDSS异常芯片，以期开发出有效的筛选和剔除这些缺陷芯片的方法。

为了分析是什么因素导致SiC MOSFET的BVDSS异常，该团队采用LIT系统的热点图来分析失效点，最终观察到4H-SiC外延表面的凹坑区域。

此外，与SiC MOSFET正常元胞相比，异常芯片的栅极氧化层和多晶硅也继承了外延表面凹陷形状。

该团队还在热点位置的P-body注入区域中发现了一个尺寸约为2-3微米的缺陷，该表面凹坑的测量深度约为200纳米，与观察到的缺陷在空间上具有相关性。

TCAD仿真结果显示，当Vps=1.5 kV时，正常SiC MOSFET器件的峰值电场约为2.6 MV/cm，且均匀分布于每个元胞中。

而当p-body发生变形时，变形元胞的p-body拐角处峰值电场增加到3.0 MV/cm，增强的电场会导致最大电流流过寄生BJT。

由于元胞的不均匀性，更多的电流优先流过变形元胞，导致温度和基极电阻RB均升高。此外，基极-发射极结的内建电压VBE随温度升高而降低。当p-body中RB两端的电压足以使VBE正向偏置时，该元胞中的BJT优先被激活，导致极电流的快速积累和高温的快速形成，最终导致特定区域过早发生雪崩击穿。

而通过对25颗含有凹坑的芯片进行了UIS验证实验，他们将外延层上的凹坑位置定位到芯片的特定位置，结果表明，UIS失效率高达36%。此外，大多数芯片的失效点位于源区，且与凹坑位置一致。

那其他未失效的芯片样品，该团队推测可能是凹坑深度不足，或者元胞内的凹坑位置对p-body形状没有影响。

做完上述的试验和分析后，理想团队基于BVDSS异常芯片的电性参数和失效机理，开发了一种高效的弱芯片筛选方法，并贯穿于整个测试流程。

考虑到BVDSS异常芯片的软击穿电气特性，该团队将∆BVDSS 纳入CP测试。

通过对超过9000颗芯片的∆BVDSS的定义和概率分布发现，97.76%的测试芯片表现出极小的 ∆BVDSS值。尽管如此，仍有一小部分芯片的∆BVDSS值超过2%。他们发现，超过96%的这些异常芯片与非致命缺陷（尤其是凹坑）重叠。

基于雪崩击穿的验证结果，将UIS测试作为筛选方法纳入KGD测试后，发现故障率约为0.02%

为了验证上述筛选方法，理想团队将20400颗合格芯片封装成1700个功率模块，进行后续老化测试。结果表明，与未进行筛选的功率模块相比，采用新测试方法的模块级高温反向偏置（HTRB）老化测试的故障率降低了近一个数量级。

这一改进进一步增强了SiC MOSFET的稳健性和可靠性。因此，他们预期将实现超低牵引逆变器故障率，目前正在通过大规模数据验证进行验证。

最后，理想团队还研究了碳化硅外延凹坑缺陷的成因。

通常，4H-SiC外延片表面的凹坑是由TSD或穿透刃型位错（TED）引起的，可以通过优化C/Si和C/Si比来降低其密度。

该团队通过熔融KOH刻蚀发现，碳化硅外延表面的刻蚀凹坑对应于穿透刃型位错。但在KOH刻蚀后，他们在凹坑位置并未检测到位错。为此可以推断，这些导致雪崩击穿的凹坑仅位于外延表面，而非由外延生长过程中的位错穿刺形成。

因此，他们正在尝试利用化学机械抛光（CMP）对SiC外延层表面进行平坦化，从根本上提高SiC MOSFET的成品率，但实验结果有待进一步分析。

来源：行家说三代半

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