（来源：21世纪经济报道）

21世纪经济报道记者 孙燕 无锡报道

过去半个多世纪，全球半导体产业基本沿着摩尔定律的轨迹高速发展——集成电路上可容纳的晶体管数量大约每两年翻一番，芯片性能随之同步跃升。

然而，当晶体管尺寸迫近物理极限，制造与设计成本指数级飙升，单纯依靠“几何缩微”的摩尔定律路径日益难以为继。

2026年，“韬（τ）定律”的横空出世，为逼近物理极限的半导体产业开辟了一条“时间换空间”的新路径。随之，产业竞争也从追求晶体管几何微缩，转向以压缩信号传输时间常数τ为核心的系统级优化。

在这一逻辑下，封装从“附属工序”提升为“性能主战场”。这恰好击中无锡的长板：无锡市封测产业规模和技术水平居全国第一，目前有规上企业63家，规模达到611亿元。

沿着韬定律的逻辑看无锡产业图谱，无锡市集成电路学会秘书长周德金指出：设计端，北京大学无锡研究院在EDA领域深耕，华为推进韬定律的关键支撑之一正是EDA工具；封装端，长电科技和盛合晶微构成核心力量；网络端，众星微、妙芯微等企业在网络协议芯片和IP方面布局，通过高效网络互联技术缩短信号传输时间；设备和材料端，魅杰半导体在前沿工艺检测、恩纳基在先进封装设备、雅克科技在电子化学品材料等领域都有非常好的积累。

在将于8月31日至9月2日召开的2026集成电路（无锡）创新发展大会前夕，记者实地走访了无锡多家集成电路企业。一场深刻的产业跃迁正在无锡徐徐展开：半导体产业正从对晶体管“几何微缩”的单一路径依赖，转向先进封装、高速互连、装备升级的系统级协同创新——“后摩尔时代”的新范式，正在这里率先落地。

封装跃迁

韬（τ）定律推动半导体性能提升从“制程微缩”延展至“时间微缩”。天风证券研报指出，在先进制程受限的背景下，逻辑折叠、3D集成、Chiplet及高密度互连等新工艺有望加速落地。

在这条落地路径上，无锡优势尤为突出——全球第三、中国大陆第一大OSAT（外包半导体封装与测试）长电科技，中国大陆最早实现2.5D封装规模化量产的企业盛合晶微均坐落在无锡，两家企业均已深度布局先进封装。

在高性能先进封装领域，长电科技自主研发的XDFOI®芯粒高密度多维异构集成平台已实现规模量产。交银国际研报指出，XDFOI工艺平台是我国领先的能够实现1.5μm超细间距混合键合、多层有源逻辑堆叠量产的工艺平台，其工艺能力或适配齿轮比标准下逻辑折叠大规模量产的配套要求。

盛合晶微则于2019年在中国大陆率先发布三维多芯片集成技术品牌SmartPoser®，涵盖2.5D/3DIC、3DPackage等各类技术方案。尤其对于业界最主流的基于硅通孔转接板（TSV Interposer）的2.5D集成（2.5D），该公司是中国大陆量产最早、生产规模最大的企业之一，代表中国大陆在该技术领域的最先进水平，且与全球最领先企业不存在技术代差。

此外，无锡不仅有高通、英飞凌等国际封测子公司落子布局，还有国内领先的华进半导体、海太半导体等先进封装企业。其中，2020年4月，工信部批复同意由华进半导体牵头组建全国第一个特色工艺和封装测试领域的国家制造业创新中心，使无锡在封装环节形成了“企业实践＋平台赋能”的双层结构。

“韬定律”路线下，逻辑折叠将封装从后道工序提升为系统集成的核心环节。中航证券研究指出，从价值量看，以英伟达B200 GPU为例，先进封装及测试成本1367美元，占芯片总成本的21%，先进封装正成长为可与先进逻辑制造相媲美的高价值平台。

这一价值重估，正在无锡得到最直观的印证。今年以来，无锡持续扩充先进封装产能：5月12日，盛合晶微多层细线宽系统集成封测项目（一期）开工建设，总投资98亿元；6月1日，长电科技位于江阴城东生产基地的高密度3D系统集成高端制造项目新厂房正式启用。

面向“十五五”，无锡锚定2030年产业规模向4500亿元迈进、先进封装技术能力进入全球前三的目标。无锡进一步明确：先进封装引领，构建长电科技、盛合晶微、华进半导体“铁三角”，抢占后摩尔时代制高点。

互连“革命”

韬（τ）定律的核心在于压缩信号在各层级传输的时间常数τ，这不仅需要芯片内部的架构创新、芯片之间的封装优化，更需要系统级的“互连压缩”。

PCB作为系统级信号传输的物理载体，被推到了这场变革的前沿。财信证券研报指出，PCB作为关键电子互连件，“韬定律”的演进有望进一步推动PCB产业高端化发展，强化高密度互连趋势，加快VPD、埋嵌等技术的落地节奏，提高PCB产品附加值和产业竞争壁垒。

在无锡，健鼎（无锡）电子有限公司（以下简称“健鼎”）是承接这一变化的典型。健鼎芙蓉厂区六厂于2021年开建、2025年全面投产，主要生产应用于AI服务器的高密度互连PCB。

健鼎总经理黄乐仁向记者解释了PCB多层化背后的逻辑：芯片先安装于载板上，经封装完成后，再被搭载到PCB之上。而芯片所需的互连线路极其密集，PCB如果不采用多层化设计，其面积将变得异常巨大；通过多层化技术缩小板子面积，不仅节省了空间，更确保了芯片等电子元器件的强大功能在紧凑布局中得以稳固、完整地实现。

高密度多层化既是技术门槛，也是战略抉择。“当时，我们注意到客户对于未来服务器发展的规划与预测，做出了相应的战略决策。”黄乐仁回忆道，如今回过头看，幸好当时迈出了那一步。事实证明，AI服务器直接把PCB规格“翻了几番”，层数从十几层拉到二十层以上，材料从M2跨到M6甚至M9。AI浪潮一来，PCB就从“连接件”升级为算力的底层承载。

在为AI服务器布局的基础上，健鼎也在加码HDI（高密度互连）。2026年，该公司新增投资10亿元建设高端HDI电路板全域数智基地项目——通过HDI等技术大幅提升线路密度，并配合多层堆叠形成的复杂三维结构，能够在有限的空间内实现海量芯片间的高速信号可靠传输与稳定供电，从而支撑起AI服务器庞大的算力需求。

同样在今年，无锡还落地了多个高速互连产业链项目：5月，高德电子投资1.5亿美元的光模块和高密度互连板研发制造基地签约；7月，总投资8亿美元的联茂电子AI算力高端电子基板材料研发制造总部签约，总投资51.8亿元的耀鸿电子AI智算高速主板核心材料研发生产基地项目落户。

设备支撑

韬定律也对半导体设备提出了更高且更具体的要求：在器件层与封装层的实现路径中，TSV、刻蚀、薄膜沉积、混合键合等设备成为关键支撑。

从前道来看，韬定律在器件层仍以SAQP多重曝光作为平面维度压缩τ的手段。从单次曝光到SAQP，沉积和刻蚀步骤均从1次增至5次，光刻步骤仅需1次。这意味着刻蚀和沉积设备的需求权重系统性上升，而光刻设备的权重相对收敛。

从后道来看，随着逻辑折叠从2层向3至4层演进，键合设备的用量呈非线性增长；同时，3D堆叠对已知良好裸片（KGD）的测试需求呈指数级增长，测试设备从配套角色升级为决定3D良率的核心关卡。

这一变化也给无锡本土半导体设备企业带来了新机遇：前道有微导纳米、研微等薄膜沉积国产化主力，后道有恩纳基、魅杰半导体的高端贴装与量检测装备支撑。

今年6月，国内薄膜沉积设备龙头拓荆科技发布公告，拟发行股份及支付现金收购无锡尚积半导体科技股份有限公司的控股权。后者长期聚焦PVD（物理气相沉积）设备，并布局刻蚀产品，其在手设备可应用于RDL、TSV、TGV等三维集成核心工艺环节。通过并购，无锡也将在三维集成核心工艺（RDL/TSV/TGV）的设备支撑上进一步接轨“韬定律”的设备需求。

同月下旬，恩纳基金山北先进封测装备产业项目开工，项目总投资5.05亿元，将主攻倒装、晶圆键合、光模块、功率模块等先进封装设备。目前，该公司的技术储备可支撑亚微米级及以下的先进封装节点精度需求，基本适配当前主流Chiplet、2.5D/3D封装工艺标准。

无锡的生态还在向外延伸：德科立的高速光模块、妙芯微与众星微的高速互连IP，补齐了从存储到装备、从光电到设计工具的最后几环——它们让韬定律推动的高速互连，不只停留在芯片和板卡内部，还能在系统与系统之间、在设计环节就被提前架构并验证，共同支撑起“存储—装备—光电—互联—设计工具”的全链条协同。

这些企业所代表的技术路径，虽然各不相同，但都在回答“后摩尔时代”半导体产业向何处去的问题。一个以先进封装为特色、以产业链协同为优势的“无锡芯”时代，正在加速到来。